今日はHW実験
課題はArithmetic Logic Unit, CPUにとっての電卓ALUを作ること
とりあえず色々と適当に作ってみたところ, 『Cのプログラムみたい』といつかこれなしに完成までこぎつけることができるようになれればいいなぁ…4年生sの撃墜を受ける
VHDLは逐次実行文ではなく同時実行文を基本として書くべきものらしい
でも, 無理…
で, 詰まる
Design Analyzerでは配列のインデックスに負数を許しているのだが, Siroccoでは許していないと言うのが原因らしい
で, 構成を書き換える, 番号をずらして可読性を低めているような気がするが仕方ない
あとはxorを間違ってorと書いていたところと初期化Missをしたところを直して完成
因みに完成した回路をDesign Analyzerで見るとまるで黒地に水色の配線がそれらしさをいっそう高める, もう少し緑色っぽかったら最高(何が?)ワイヤーフレームで書いたデパートの各階案内図みたいなんですが…
とりあえず少ない行数で恐ろしい代物を吐き出せるVHDLの恐さを思い知らされた一日でした
で, それが終わったので計算機構成論のレポートを完成させる→公開終了晒し上げ
これを名前を本名にして学籍番号を加えたのとページ共通Footerを取り除いたのと…多少加工して印刷, 低確率?何も問題が出てこなかったらこのまま提出することになるでしょう
しかし, まさかHTMLのまま本当にレポートにしてしまうとは…
面倒と言う行動理由は偉大なものだと例えば『ISは異常だ』等は毎日感じているのでこの語は使わない久しぶりに痛感
気が向いたら面倒なのでやらないかもしれませんが…パワーポイントも上げておきます
実はレポート印刷後にNoteを放って置いたら電池がやばいことになっていたり…